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国内刊号：43-1258/TP
国际刊号：1007-130X
发布日期:
作者：安昕辰
单位：（1.南京信息工程大学电子与信息工程学院,江苏 南京 210044；2.中国电子科技集团公司第五十八研究所,江苏 无锡 214072）
关键词：DSP,二级缓存,流水线,一致性,
近年来自动驾驶、医用仪器、智能家居等领域涌现出的新应用对DSP处理器的实时性和数据吞吐能力提出了更高的要求。多级缓存结构在DSP中的使用引入了因缓存缺失和一致性维护等过程带来的延迟不确定性。针对长延时访问导致的性能下降问题,提出将缺失缓冲区和逐出缓冲区合并,在运行时灵活分配缓冲条目的功能，以提高缓冲区利用率。针对L1 Cache、L2 Cache间一致性维护信息同步效率低的问题,提出利用无效化地址的连续性,将无效化信息非阻塞地同步到监听过滤器。测试结果表明,生产者-消费者场景下包含大量脏数据更新的程序性能提高了19.91%,32行无效化信息的同步时间从61个时钟周期降低到16个时钟周期。
来源：2025年第1期
《计算机工程与科学》期刊编辑部
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