计算机工程与科学

作者：袁梁勇, 齐星云, 吕方旭, 罗章, 黄恒, 张庚, 王文晨, 李萌, 赖明澈

单位：国防科技大学计算机学院,湖南 长沙 410073）

关键词：时钟数据恢复,Duobinary信号,Bang-Bang鉴相器,数字信号处理算法,正弦抖动,

基金：国家重点研发计划(2021YFB2206600)

高速串行接口是高性能计算机系统中芯片之间的互连核心,针对高速串行通信所需高带宽问题,在Candence平台上基于Verilog-AMS完成56 Gbps Duobinary信号时钟数据恢复电路设计与仿真,多电平传输可以减小对带宽的需求。基于相位差值器（PI）设计时钟数据恢复（CDR）电路,以Bang-Bang鉴相器的鉴相结果作为鉴相依据,采用数字信号处理（DSP）算法处理鉴相结果,其包括投票算法、滤波算法以及相位控制码转换算法。数字算法降低了电路设计的复杂度,便于调节环路增益,提高了系统的稳定性,降低环路延迟。仿真结果表明，该CDR电路可以进行相差和100 PPM频差的追踪。对输入数据分别增加0.25 UI正弦抖动,环路带宽为23 MHz,当抖动频率未超过环路带宽时,系统能够跟踪正弦抖动。抖动容限满足CEI-56G协议规范。

来源：2025年第1期

《计算机工程与科学》期刊编辑部

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