计算机工程与科学

作者：史明川, 龙巧洲, 邹鸿基, 李暾

单位：国防科技大学计算机学院,湖南 长沙 410073

关键词：SystemVerilog断言,测试生成,Surrogate模型,

基金：国家自然科学基金(U19A2062)

随着集成电路设计规模不断增大，验证成为制约设计进程的瓶颈之一。目前，仿真仍是集成电路设计验证的主导方法之一，仿真的完备性通常通过各种覆盖率测度来度量。功能覆盖率是抽象层次较高的一种覆盖率，实际工程中，功能常以SystemVerilog断言形式呈现。目前常用的随机测试向量生成较难生成大量激活断言的测试向量；而采用约束求解的策略时，一旦覆盖条件中涉及到非初始输入信号（内部信号、输出信号），约束求解的效率将极为低下，导致仍然难以覆盖目标断言。针对含非初始输入信号断言的覆盖问题，提出了一种利用Surrogate模型的断言覆盖率提升方法，主要是为非初始输入信号生成体现其与初始输入信号关系的、只包含初始输入信号的Surrogate模型，再以此Surrogate模型作为约束求解的对象，降低了约束求解的复杂度。实验结果表明，相比于随机测试向量生成，该方法在断言覆盖方面有较大提升。

来源：2023年第8期

《计算机工程与科学》期刊编辑部

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